本發明提供了一種共模差模一體化電感，包括：共模電感組件和差模電感組件，其中，共模電感組件包括至少一個第一磁芯、第一組繞線和第二組繞線；差模電感組件包括至少一個第二磁芯；共模電感組件內嵌于差模電感組件中，且位于至少一個第二磁芯中間；第一組繞線和第二組繞線以正耦合方式同時纏繞在至少一個第一磁芯上。本發明提出的共模差模一體化電感體積小，成本低，電磁干擾抑制效果好。

技術領域

本發明涉及電磁干擾技術領域，尤其涉及一種共模差模一體化電感。

背景技術

為了減小產品的電磁傳導干擾和輻射干擾，電子產品都要進行EMI(Electromagnetic Interference，電磁干擾)測試。其測試的頻段非常廣泛，傳導測試頻段一般為：150KHz～30MHz。輻射測試頻段一般為：30MHz～1GHz。因此為了通過測試，需要加不同的電感進行干擾電流的抑制。對于干擾電流一般分為差模成分和共模成分。通常差模成分頻段較低為幾百KHz，而共模成分覆蓋的范圍很寬從KHz到MHz。因此EMI濾波器中需要包含差模電感，低頻共模電感和高頻共模電感。傳統的EMI濾波電感包含獨立的差模電感，低頻共模電感，高頻共模電感，其中，差模電感濾除干擾電流的差模成分，通常為KHz級別的差模電流；低頻共模電感濾除干擾信號的低頻共模成分，通常為幾百KHz到幾兆Hz；高頻共模電感濾除干擾信號的高頻共模成分，通常為10MHz以上。傳統的EMI濾波電感存在以下問題：一是傳統的EMI濾波電感為獨立的差模電感，低頻共模電感，高頻共模電感，其占用產品的體積范圍大，不利于系統功率密度的提高；二是，傳統的EMI濾波電感成本高；三是，傳統的EMI濾波電感的磁路容易和外界的其他元器件(尤其是具有高頻跳動的元器件)耦合，降低EMI抑制的效果。

發明內容

本發明實施例提出一種共模差模一體化電感，體積小，成本低，電磁干擾抑制效果好，該共模差模一體化電感包括：共模電感組件和差模電感組件，其中，

共模電感組件包括至少一個第一磁芯、第一組繞線和第二組繞線；

差模電感組件包括至少一個第二磁芯；

共模電感組件內嵌于差模電感組件中，且位于至少一個第二磁芯中間；

第一組繞線和第二組繞線以正耦合方式同時纏繞在至少一個第一磁芯上。

在本發明實施例中，第一組繞線和第二組繞線以正耦合方式同時纏繞在至少一個第一磁芯上，可將至少一個第一磁芯集成在一起，差模電感組件包括至少一個第二磁芯，共模電感組件內嵌于差模電感組件中，且位于至少一個第二磁芯中間，可以將至少一個第一磁芯和至少一個第二磁芯集成，使得共模差模一體化電感的整體體積小，成本低，且將共模電感組件內嵌于差模電感組件中，可避免與外界的其他元器件的耦合，電磁干擾抑制效果好。

附圖說明

為了更清楚地說明本發明實施例或現有技術中的技術方案，下面將對實施例或現有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對于本領域普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。在附圖中：

圖1為本發明實施例中共模差模一體化電感的結構示意圖；

圖2為第二磁芯組合的兩種結構示意圖；

圖3為內外嵌套的多個第一磁芯的結構示意圖；

圖4為上下疊加的多個第一磁芯的結構示意圖；

圖5為本發明實施例中針對共模差模一體化電感的電磁干擾測試的原理圖；

圖6為本發明實施例中共模干擾電流作用于共模電感組件后的示意圖；

圖7為本發明實施例中差模干擾電流作用于共模電感組件之后的示意圖；

圖8為共模電感組件和外圍高頻元器件耦合的示意圖；