[其他]算術(shù)運算電路在審
| 申請?zhí)枺?/td> | 101985000004133 | 申請日： | 1985-05-30 |
| 公開（公告）號： | CN1003962B | 公開（公告）日： | 1989-04-19 |
| 發(fā)明（設(shè)計）人： | 前島英雄;堀田多加志;增田郁朗;巖村將弘;栗田公三郎;上野雅弘 | 申請（專利權(quán)）人： | 株式會社日立制作所 |
| 主分類號： | 分類號： | ||
| 代理公司： | 中國國際貿(mào)易促進委員會專利代理部 | 代理人： | 沙捷;吳磊 |
| 地址： | 日本東京都千*** | 國省代碼： | 暫無信息 |
| 權(quán)利要求書： | 查看更多 | 說明書： | 查看更多 |
| 摘要： | |||
| 搜索關(guān)鍵詞： | 算術(shù) 運算 電路 | ||
1、一種算術(shù)運算電路，包括輸出相應于多個要進行算術(shù)運算的數(shù)字信號位的“與”信號的第一裝置;輸出相應于多個要進行算術(shù)運算的數(shù)字信號位的“異或”信號的第二裝置;以及一個進位傳輸電路，其特征在于所說進位傳輸電路包括：
a）一個輸出節(jié)點;
b）第一和第二電位節(jié)點，
c）一個雙極型晶體管，其集電極一發(fā)射極通路連接在上述輸出節(jié)點和上述第一電位節(jié)點之間，
d）第一阻抗元件連接在上述第二電位節(jié)點和上述雙極晶體管之基極之間，至少在由所說算術(shù)運算電路進行算術(shù)運算期間，在上述第二電位節(jié)點和上述基極之間形成電流通路，
e）第二阻抗元件連接在上述第二電位節(jié)點和上述輸出節(jié)點之間，至少在算術(shù)運算期間，在第二電位節(jié)點和輸出節(jié)點之間形成電流通路，
f）一個場效應晶體管（FET）電路，通過控制上述第二電位節(jié)點和第一電位節(jié)點之間電流通路的形成，控制所說雙極晶體管的“通”“斷”（ON/OFF）狀態(tài)，所說FET電路包括：
第一場效應管，其柵極與上述第一裝置的輸出連接，第二場效應管，其柵極與上述第二裝置的輸出連接，和第三場效應管，其柵極與進位輸入端連接，
上述第一，第二和第三場效應管的源漏極通路連接在上述第一電位節(jié)點和所說雙極晶體管的基極之間。
2、如權(quán)利要求1所述的算術(shù)運算電路，其特征在于所說第一阻抗元件是一個MOS晶體管，以其源-漏通路串接在所說第二電位節(jié)點和所說的雙極型晶體管的基極之間。
3、如權(quán)利要求1所述的算術(shù)運算電路，其特征在于所說第二阻抗元件是一個MOS晶體管，以其源-漏通路串接在所說第二電位節(jié)點和所說輸出節(jié)點之間。
4、如權(quán)利要求2所述的算術(shù)運算電路，其特征在于所說第二阻抗元件是一個MOS晶體管，以其源-漏通路串接在所說第二電位節(jié)點和所說輸出節(jié)點。
5、如權(quán)利要求4所述的算術(shù)運算電路，其特征在于分別構(gòu)成所說第一和第二阻抗元件的所說MOS晶體管的柵極相互連接，以接收一個共同的柵極控制信號。
6、如權(quán)利要求1所述的算術(shù)運算電路，其特征在于所說第二電位節(jié)點連到一個電源的第一端，并且所說第一電位節(jié)點連到電源的第二端。
7、如權(quán)利要求5所述的算術(shù)運算電路，其特征在于所說第二電位節(jié)點連接到一個電源的第一端，并且所說第一電位節(jié)點連接到該電源的第二端。
8、如權(quán)利要求1所述的算術(shù)運算電路，其特征在于所說第一和第二阻抗元件包括電阻。
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