[發明專利]一種半導體器件中缺陷的檢測結構及檢測方法

有效

• 申請號: 201310024232.6
• 申請日: 2013-01-22
• 公開（公告）號: CN103943606B
• 公開（公告）日: 2017-05-10
• 發明（設計）人: 甘正浩;馮軍宏
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L23/544
• 分類號: H01L23/544;G01N27/00
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 董巍,高偉

技術領域

本發明涉及半導體領域，具體地，本發明涉及一種半導體器件中缺陷的檢測結構及檢測方法。

背景技術

隨著半導體技術的不斷發展，集成電路性能的提高主要是通過不斷縮小集成電路器件的尺寸以提高它的速度來實現的。目前，由于在追求高器件密度、高性能和低成本中半導體工業已經進步到納米技術工藝節點，特別是當半導體器件尺寸降到28nm或20nm甚至以下時，給制造和設計等諸多方面帶來很大挑戰。

伴隨超大規模集成電路（Ultra Large Scale Integrated circuit，ULSI）尺寸的不斷縮小，半導體器件CMOS中的柵極介電層尺寸也不斷的縮小，以獲得更高的性能，當在柵極上加恒定的電壓，使器件處于積累狀態經過一段時間后，柵極介電層就會擊穿，這期間經歷的時間就是在該條件下的壽命，也就是一般所說的與時間相關電介質擊穿（time dependent dielectric breakdown，TDDB），所述TDDB是衡量所述柵極介電層穩定性的關鍵因素之一，對于尺寸小的器件例如28nm或20nm甚至以下尤為如此。

目前為了提高器件的性能，超低K材料廣泛應用于先進技術節點，但是在金屬層間介質層（inter-metal layer dielectric）中存在高缺陷的密度，尤其是在超低K材料中，所述缺陷在施壓應力的TDDB中以及器件制備工藝中極易成為器件前體缺陷，因此如何表征所述超低K材料中這些缺陷，以確保所述超低K材料的穩定性和制備得到器件的性能，是目前繼續解決的問題。

現有技術中在柵控二極管（Gated-diode，GD）通常用于表征前端制程（Thefont end ofline,FEOL）中柵極介電質的界面缺陷，所述方法通過漏極電流ID的峰值來測量所述界面/氧化物缺陷。

雖然柵控二極管（Gated-diode，GD）中有相應的檢測方法但是并不能用來檢測半導體器件中超低K材料存在的缺陷，因此，亟需提供一種對超低K材料缺陷的檢測方法，以確保所述超低K材料的穩定性和制備得到器件的性能。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

本發明為了克服目前存在的問題，提供了一種半導體器件中缺陷的檢測結構，包括：

半導體襯底以及位于所述襯底中的二極管；

第一金屬疊層，位于所述二極管上方，以施加二極管電壓，所述第一金屬疊層包括第一頂部金屬層以及位于所述二極管和所述第一頂部金屬層之間的若干金屬層和通孔；

第二金屬疊層，環繞設置于所述第一金屬疊層的外側，以施加柵極電壓，所述第二金屬疊層包括第二頂部金屬層、位于第二頂部金屬層和襯底之間的若干金屬層和通孔。

作為優選，所述第二金屬疊層與所述襯底之間具有層間介質層。

作為優選，所述第二金屬疊層與所述襯底之間的層間介質層為多層。

作為優選，所述層間介質層為低K材料。

作為優選，所述檢測結構還包括電流表，位于所述第一金屬疊層上，以記錄所述二極管的電流，通過所述電流判斷所述第二金屬疊層與所述襯底之間的層間介質層中是否存在缺陷。

作為優選，所述二極管為P型襯底中形成的N阱。

作為優選，所述半導體襯底接地。

作為優選，所述結構進一步包括密封環，環繞設置于所述第一金屬疊層、第二金屬疊層外側。

本發明還提供了一種基于上述結構檢測缺陷的方法，包括：

對所述二極管施加二極管偏置電壓；

對所述第二金屬疊層施加柵極掃描電壓；

記錄二極管的峰值電流；

通過所述電流判斷所述金屬疊層與所述襯底之間的層間介質層中是否存在缺陷。

作為優選，所述方法用于同時檢測所述第二金屬疊層與所述襯底之間的多層層間介質層是否存在缺陷。

在本發明中所述檢測結構由金屬疊層和金屬疊層環繞的一個二極管組成，通過對所述二極管施加偏置電壓，同時對所述金屬疊層施加柵極掃描電壓，并記錄二極管的峰值電流，來檢測所述襯底和金屬疊層之間以及金屬疊層中的介質層是否存在的缺陷，所述檢測結構和方法不僅可以檢測單層金屬層而且可以檢測多層金屬層，所述方法簡單易行，準確性高，確保了所述超低K材料的穩定性和制備得到器件的性能。

附圖說明