[其他]正碼速調整減小抖動的方法及裝置

無效

• 申請號: 85100120
• 申請日: 1985-04-01
• 公開（公告）號: CN85100120B
• 公開（公告）日: 1988-02-10
• 發明（設計）人: 曾烈光;馮重熙
• 申請（專利權）人: 清華大學
• 主分類號: H04J3/07
• 分類號: H04J3/07
• 代理公司: 清華大學專利事務所
• 代理人: 胡蘭芝

本發明是一種用于數字復接的碼速調整技術及其實現裝置。

輸出抖動大小是碼速調整數字復接的主要技術指標。在數字復接器中普遍采用了正碼速調整技術。國際電聯（CCITT）已建議正碼速調整的輸出抖動在20ui%到35ui%之間。

數字通信的許多業務，如圖象、載波等對抖動指標的要求是很嚴格的。CCITT已建議的正碼速調整輸出指標不能完全滿足這種要求。同時，抖動在數字系統中是隨碼速調整轉接次數的增加而線性積累的，CCITTG703建議規定了系統總抖動不能大于150ui%的容限，這種容限限制了已有的正碼速調整器在需要頻繁轉接的數字系統中的應用。因此，需要研究如何減小碼速調整輸出抖動。國際電聯（CCITT）1984年國際會議把如何減小碼速調整輸出抖動問題列入了1985-1988年研究期的研究課題。為減小正碼速調整抖動，日本專利JP昭56-21440（A）公開的一種多級同步的正碼速調整方法，其裝置的碼速調整端由同步脈沖發生器、調整控制及指示形成電路、相位比較器、緩沖存儲器等組成的兩個完整的、各自實現同步的正碼速調整裝置串接而成;碼速恢復端則是由載信時隙恢復電路、緩沖存儲器、鎖相環等組成的兩個完整的正碼速恢復裝置串接而成。第一級正碼速調整裝置的輸入被同步信號是F_i，輸出同步化信號F_o'和塞入指示S₁，第二級正碼速調整裝置則以F_o'為輸入被同步信號，輸出同步化信號是F_o和塞入指示S_a。為進行第一級同步化處理，設計了一個幀結構及其塞入比S_r1，在調整時，Sr₁隨著輸入F_i隨機變化，實現同步。為進行第二級同步化處理，必須再設計一個與第一級完全不同的幀結構和一個塞入比Sr₂，在調整時，Sr₂隨著F_o′隨機變化，實現同步;碼速恢復時，兩級碼速恢復裝置分別對應兩級塞入同步調整進行碼速恢復。若Sr₁＝q₁/P₁，Sr₂＝q₂/P₁（p₁、q₁、p₂、q₂為整數且互質），則這種調整方法的輸出抖動峰峰值Sr′＝1/P₁+1/P₂（ui）。由于第一級幀結構參數和第二級幀結構參數可以靈活設計，因而可仔細設計這些參數以減小等候抖動，該裝置的抖動峰峰值Sr′可小到0.09ui，這種方法的缺點是：（1）由于采用了兩個各不相同的正碼速調整幀結構（且不同于CCITT建議的正碼速調整幀結構），進行兩級塞入同步調整，不存在一個與兩級塞入比相關的總塞入比，所以碼速恢復端必須有兩級碼速恢復裝置分別對兩級塞入同步進行碼速恢復，而世界通用的正碼速調整裝置只有一級碼速恢復，故這種方法不能與現有的且已形成世界通用標準的正碼速調整兼容，這就大大地限制了它的實用性。（2）設備量大，比通用的正碼速調整裝置增加了一倍。

本發明的目的是要減小正碼速調整的輸出抖動。

本發明基于塞入比越小，等候抖動越小的原理，將塞入比ρ分成ρ₁和ρ₂兩部分，ρ＝ρ₁+ρ₂。其中，ρ₁為簡單分式N/M，并且ρ₁小于且接近于容差范圍內ρ的最小值ρ_min，同時，1/M·f_smax＞＞f_L。這里，f_smax為最大碼速調整率，f_L為碼速恢復鎖相環低通截止頻率，M，N為整數。如果用塞入比為ρ₁的調整和塞入比為ρ₂的調整這兩次相對獨立調整來代替通常的塞入比為ρ的一次調整，那么：

由于ρ₁＝N/M，M、N為簡單整數，ρ₁設計好后即為固定值，則塞入比為ρ₁的調整產生的等候抖動的頻率為1/M·f_smax，而1/M·f_smax＞＞f_L，因而其等候抖動將被碼速恢復鎖相環充分去除。