[其他]整數變換為剩余碼組的電路

無效

• 申請號: 85107067
• 申請日: 1985-09-27
• 公開（公告）號: CN85107067B
• 公開（公告）日: 1988-03-16
• 發明（設計）人: 趙惠溥
• 申請（專利權）人: 趙惠溥
• 主分類號: H03M7/18
• 分類號: H03M7/18
• 代理公司: 暫無信息
• 代理人: 暫無信息

本發明涉及把二進制整數一一對應地變換為一組大模數剩余碼的變換電路。

起源于“中國剩余定理”，由SVABoDA以及Y·A·KEIR等人提出采用多個模數的剩余碼把整數變換為多個短字長的操作數，實現快速并行運算的理論（載于“DIGITALINFoRMAT.IDNSWANDLEV”一書和IEEETRANSACTToNoNELECTRoNICCoMPUTERS，1962.PP501-507）。而且，25年來這種理論的研究在世界上一直進行著。但是，要在計算機中應用這種理論，遇到很大困難。因為把整數一一對應地變換為多個模數的剩余碼，還沒有找到工程上簡單而容易實現的變換方法。這是因為，采用單個小模數剩余碼（如模15碼、模7碼等）不能做到與整數唯一對應。因而不能用來代替整數進行并行運算，現有糾錯技術中的剩余校驗就是這樣，而且限制糾錯能力的提高。采用十進制記數法和小模數剩余碼進行變換和算術運算，所需硬件結構很復雜，而且無法與現有計算機兼容。采用普通組合邏輯編碼器求剩余碼，要對計算機中的所有整數進行編碼，而且所需硬件的數量隨十進制整數位數的增加按指數規律增多，工程上沒有可行性。

本發明的目的是：提出一種工程上簡單而且很容易實現的方法，這種方法可以把計算機中的任意二進制整數變換為與其唯一對應的一組大模數剩余碼;并提出實現這種方法的具體電路。

一、提出一種求剩余碼的相加方法。按M_i＝2Si-K_i（S_i、K_i和i均為正整數）規則取剩余碼的模數為M_i，把整數分為兩個字段，低位段加上高位段或它的整倍數。相加的目的是使原來的高位字段各數位的“權”變為2ⁿ×M_i（n為高位段從0開始的數位序號），從而可以“丟掉”高位段。再把相加所得的進位與相加“和”相加，若“結果”等于M_i則以“0”代替，就得到整數的模M_i剩余碼。

二、提出一種實現這一方法的無進位鏈分組并行相加的電路。該電路采用多層次變換，即用相加方法再求剩余碼的剩余碼，從而按2的指數冪增加碼的個數而縮短其字長。

對于較高層次上的長“字段”再分組，采用多個相加器進行并行運算，而且每個單元只進行一次相加運算，其余的操作通過具有并行結構的“加進位電路”和（邏輯判斷）校正電路來實現。電路中沒有進位鏈，高層次上各組的進位都是先“記憶”然后在低層次上的變換中處理。并在低層次上并行地同時求出所需的各個剩余碼。這樣，就把多層次變換為快速的無進位鏈的多單元并行操作。

本發明由于主要采用八位（或四位）加法器，“加進位電路”和校正電路由普通單元集成電路組成，所以很容易實現，結構特別簡單。以對四位十進制數以內的整數求剩余碼為例，采用本發明的電路比普通編碼器所需的硬件要少1千倍。由于能夠對計算機中的所有整數一一對應地求出一組剩余碼，成數倍的縮短字長，所以采用這種剩余碼，可提高計算機的運算速度4倍到接近8倍（需增加相加單元）。由于采用本發明的部分電路，就可以求單個大模數剩余碼，所以在CPU檢錯方面，比現有剩余校驗的方法可提高檢錯能力17倍到1千倍。由于采用無進位鏈快速并行操作的硬件結構，可以獲得較高的變換速度。

本發明的電路結構由附圖給出，下面結合附圖詳細說明電路的組成結構和工作流程。該電路包括進行兩個層次變換的兩部分。第一部分的組成是：（1）二進制整數經輸入分配器RI進行分字段和分組。然后分別送至相加器Q₁、Q₂、Q₃和Q₄。（2）Q₁和Q₂并行操作，用于產生中間余數（第一層次的剩余碼）。Q₁產生其低位部分的相加“和”與進位F，相加“和”送至傳送通道M₁;Q₂產生其高位部分的相加“和”與進位C，相加“和”送至傳送通道M₂。（3）低位部分、高位部分的“相加和”以及F和C經校正電路PB，產生校正參數。（4）工作脈沖P₁到來時，校正參數把F觸發器和C觸發器清除。（5）Q₁的相加“和”經M₁根據校正參數校正后，輸出中間余數的低位段b₁。（6）Q₂的相加“和”經M₂得到校正，輸出中間余數的高位段b_h。