[其他]具有微分脈沖編碼調制器的數據簡化電路

無效

• 申請號: 86101610
• 申請日: 1986-03-13
• 公開（公告）號: CN86101610A
• 公開（公告）日: 1986-10-01
• 發明（設計）人: 桑克·麥爾加特
• 申請（專利權）人: 聯邦德國ITT工業有限公司
• 主分類號: H04N5/14
• 分類號: H04N5/14
• 代理公司: 中國國際貿易促進委員會專利代理部
• 代理人: 姚珊

1、用于簡化數字視頻信號比特數的具有微分脈沖編碼調制器的數據簡化電路，包括諸如分支電路延遲元件(v……)、加法器(a……)、減法器(s……)、乘法器(m……)、及一個水平預測器、一個垂向預測器和一個數字轉換器，水平預測器和垂向預測器，以二的各次方作為權重因子，此預測基于在電視圖象行的被考慮的數據字之前的一個數據字，基于上一行的相應數據字，且還基于與這個被考慮過的數據字相應的上一行的數據字，數字轉換器(q)的輸出數據，通過代碼轉換器(cw)轉換為具有簡化的比特數的輸出信號(ru)，以及，

-設計為并行數據處理分支電路的分支電路；

-輸入數據被饋入第一個延遲元件(v1)，其輸出被耦合入第一個減法器(s1)的被減數輸入端，且隨時鐘信號頻率變化；

-第一個減法器(s1)的輸出，通過第二個延遲元件(v2)，與第二個減法器(s2)的被減數輸入相連，(s2)的輸出被耦合入數字轉換器(q)的輸入；

-數字轉換器(q)的輸出，通過第三個延遲元件(v3)，被耦合入第一個加法器的第一個輸入；又通過第一個系數為2^-1的乘法器(m11)，被耦合入第二個減法器(s2)的減數輸入；

-由第一、第二和第三(v1、v2、v3)每個延遲元件造成的延遲，等于時鐘信號的周期；

其特征如下：

-數字轉換器(q)的輸出，直接與第三個延遲元件(v3)的輸入相連。

-第三個減法器(s3)的被減數輸入輸出通路，先于第一個延遲元件(v1)。

-第一個加法器(a1)的輸出，通過第一個系數為2^-2的乘法器(m21)，被耦合入第一個減法器(s1)的減數輸入；又通過第四個延遲元件(v4)和第二個系數為2^-1的乘法器(m12)，被耦合入第一個加法器(a1)的第二個輸入；且還通過第五個延遲元件(v5)，被耦合入第二個加法器(a2)的第一個輸入，a2的輸出與垂向預測器vp的輸入相連；

-垂向預測器vp的輸出，通過第六個延遲元件(v6)，被耦合入第三個加法器(a3)的第一個輸入，a3的輸出與第三個減法器(s3)的減數輸入相連，vp的輸出又通過第七個延遲元件(v7)和第三個系數為2^-1的乘法器(m13)，被耦合入第三個加法器(a3)的第二個輸入；且還通過第八個延遲元件(v8)，被耦合入第二個加法器(a2)的第二個輸入；

-第四、第五、第六和第七(v4……v7)的每個延遲元件的延遲，均等于第一個延遲元件(v1)的延遲；第八個延遲元件(v8)的延遲，是第一個延遲元件(v1)延遲的四倍。

2、數據簡化電路如權項要求1中所述，其特征在于：垂向預測器vp含有第九個延遲元件（v9）和在第九個延遲元件（v9）之后的第四個加法器（a4）和第二個系數為2^-2的乘法器（m22），第九個延遲元件（v9）的延遲，比一個行周期短五個時鐘信號周期，第九個延遲元件v9的輸出，通過第十個延遲元件v10，與第四個加法器a4的第二個輸入互相連接，v10提供的延時與第一個延遲單元v1的延時相同。