[其他]整數變換為剩余碼組的電路無效
| 申請號： | 85107067 | 申請日： | 1985-09-27 |
| 公開（公告）號： | CN85107067B | 公開（公告）日： | 1988-03-16 |
| 發明（設計）人： | 趙惠溥 | 申請（專利權）人： | 趙惠溥 |
| 主分類號： | H03M7/18 | 分類號： | H03M7/18 |
| 代理公司： | 暫無信息 | 代理人： | 暫無信息 |
| 地址： | 河北省石家莊市新華路河北*** | 國省代碼： | 河北;13 |
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| 摘要： | 把二進制整數一一對應地變換為一組大模數剩余碼，要求有一種簡單的工程上容易實現的方法和電路，本發明提出一種求剩余碼的相加方法和具體電路。把二進制整數按一定規則分為兩個字段進行相加，并經過校正求得剩余碼。采用多層次變換來縮短碼的字長、電路采用對操作數分組并行相加的方法，沒有進位鏈。這種剩余碼可用來實現快速并行運算，能提高運算速度4倍到8倍。本發明用于CPU的檢錯，可提高檢錯能力17倍到1千倍。 | ||
| 搜索關鍵詞： | 整數 變換 剩余 電路 | ||
【主權項】：
一種整數變換為剩余碼組的電路，它由求中間余數的第一部分和求剩余碼組的第二部分所組成，其特征在于其第一部分由下列裝置組成：(1)、把輸入整數分成字段并分配到四個相加器〔Q1～Q4〕的輸入分配器〔RI〕，(2)、把整數字段分別變換為中間余數低位段〔bl〕和高位段〔bh〕的無進位鏈分組并行第一相加器〔Q1〕和第二相加器〔Q2〕，(3)、根據第一相加器〔Q1〕的“和”、第二相加器〔Q2〕的“和”、第一相加器〔Q1〕的進位〔F〕及第二相加器〔Q2〕的進位〔C〕產生校正參數，以便對這些“和”及進位進行校正的第一校正電路〔PB1〕，(4)、校正第一相加器〔Q1〕的“和”并輸出中間余數低位段〔b1〕的第一傳送通道〔M1〕，(5)、校正第二相加器〔Q2〕的“和”并輸出中間余數高位段〔bh〕的第二傳送通道〔M2〕，其第二部分由下列裝置組成：(6)、把整數字段不經過求中間余數轉換，直接相加的第三相加器〔Q3〕和第四相加器〔Q4〕，(7)、把第三相加器〔Q3〕的“和”與其進位〔C1〕在第一加進位電路〔A1〕中相加，并根據第一加進位電路〔A1〕的輸出和第三相加器〔Q3〕的進位〔C1〕在第二校正電路〔PB2〕中產生校正參數，對第一加進位電路〔A1〕的輸出進行校正得到第一剩余碼，(8)、把第四相加器〔Q4〕的“和”與其進位〔C2〕在第二加進
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