[其他]具有高擊穿電壓的半導體器件

在審

• 申請號: 101985000006895
• 申請日: 1985-09-14
• 公開（公告）號: CN85106895B
• 公開（公告）日: 1988-09-07
• 發明（設計）人: 江本孝朗;鹽見武夫
• 申請（專利權）人: 株式會社東芝
• 代理公司: 中國國際貿易促進委員會專利代理部
• 代理人: 劉暉

本發明涉及到高擊穿電壓半導體器件，而且是與半導體襯底有相同電導型的高摻雜雜質區形成在一起的半導體器件，其中，在半導體襯底的背面，第一雜質區的對面，規定好的部位上注入高摻雜雜質，并形成高摻雜雜質區，在與第一雜質區相同的中心部位上其注入寬度為Ｔ，并且滿足ｔ₁≤Ｔ≤ｔ₁＋２Ｗ₀，其中ｔ₁是第一雜質區的寬度，Ｗ₀是第一雜質區和高摻雜雜質區之間沿深度方向的間隔。

本發明涉及到半導體器件。更具體地講，是關系到具有高的擊穿電壓的半導體器件。

尤其關系到在半導體器件中主PN結的最大的彎曲部位上，用防止電場過度集中的方法，使擊穿電壓得到改進。實現高擊穿電壓的半導體器件。

在先有技術中，通常使用的具有高擊穿電壓的半導體器件，如人們所知的有臺面結構或帶保護環的平面結構。這第一種結構的優點是：如果器件是二極管，就是它的PN結，如果器件是三極管就是基極和集電極之間的PN結，都是平坦的，因此，不會發生電場集中。正因為這樣，被廣泛地用做高擊穿電壓的半導體器件。

然而，對具有臺面型結構的半導體器件來說。不僅必須形成一個臺面，以便獲得高的擊穿電壓，另外，還不得不在該臺面上覆蓋一層保護材料。這就使制造工藝大大復雜化了。因此，常常使用的是帶保護環的平面型結構的半導體器件，因為這樣一些半導體器件可以用簡單的制造工藝比較容易獲得。然而這里仍然存在著一些問題。例如，在帶有保護環的平面型半導體器件的情況下，如果要得到高的擊穿電壓，例如擊穿電壓達到1千伏或更高，就必須盡可能形成很多保護環區域，才能在PN結（在二極管情況下）的最大的彎曲的部位上，或在基極與集電極之間的PN結上（在三極管的情況下）用降低電場集中的方法來提高擊穿電壓。這樣一來，在減小元件尺寸方面就存在一定困難。

此外，特別是在具有近代的CVD技術的工藝情況下，形成高電阻材料，例如多晶硅材料，變得比較容易實現，還有所謂的“阻性電場板極”的方法引起人們極大的關注，其中使用的方法是在PN結外圍表面上形成的一層介質的頂部，再制作上一層高阻材料。將這種方法與使用保護環的方法相比，這種阻性電場極板的方法具有許多優點，只需要比較小的面積，擊穿電壓對結深的依賴也比較小，并且與PN結的橫向伸展精度的關系不大，而用保護環方法卻與保護環與PN結之間的間隔精度有關。然而，無論用這種方法，還是用保護環的方法，都不能使在PN結的彎曲部位上那么有效地減小電場集中，如同用臺面結構可以減小那么有效。

美國專利NO.3，717，515頒發了一種制造單片集成電路的方法，該集成電路至少包括一個基座晶體管器件。以便能夠實現比以前的尺寸還小的晶體管器件，而并不犧牲高頻開關性能。

本發明的目的是提供一種半導體器件，其中，在PN結（二極管的情況下）的大的彎曲區域上，或在基極區和集電極區之間（三極管的情況下）的大的彎曲區域上，用大大減小電場集中的方法，達到擊穿電壓的改進。

本發明涉及到高擊穿電壓的半導體器件，并且用與半導體襯底有同一導電類型的高摻雜雜質區所形成的半導體器件中的組成部分，其中，在第一雜質區的對面位置上規定好的部位注入高摻雜雜質區，并且是在半導體襯底的背面上形成的，其寬度要滿足t₁≤T≤t₁+2W₀，這里的t₁是第一雜質區的寬度，W₀是第一雜質區和高摻雜雜質區之間的間隔，因此，在PN結大的彎曲區域處用大幅度降低電場集中的方法，可以實現改進了的擊穿電壓。

本發明精確的特性以及它的其他目的和優點，將在下面連系附圖所做的說明中，可以十分明顯地看到。

圖1是本發明的第一種較佳實施方案的橫斷面視圖。

圖2是本發明的第二種較佳實施方案的橫斷面視圖。

圖3是表示本發明中所形成的高摻雜雜質區部位的橫斷面。

圖4是從主表面一側觀察相應于圖3所示部位的平面視圖。

圖5是如圖2所示橫斷面的各個雜質區的摻雜濃度曲線。