[其他]鍵控電路

在審

• 申請號: 101986000006701
• 申請日: 1986-09-29
• 公開（公告）號: CN1006012B
• 公開（公告）日: 1989-12-06
• 發明（設計）人: 牛木浩;巖崎哲昭
• 申請（專利權）人: 株式會社東芝;托斯巴克計算機系統有限公司
• 代理公司: 中國國際貿易促進委員會專利代理部
• 代理人: 王以平

本發明在外部端子間接有多個鍵控開關，由邏輯電路依次產生多個時間分隔信號，同時在一定周期的脈沖休止期內停止產生時分隔信號而消除直通電流，將上述時分隔信號作為輸入信號供給各緩沖電路，其輸出信號送往上述各外部端子，檢出電路根據上述時分隔信號和來自外部端子的鍵控信號檢測出多個鍵控開關中被閉合的開關，在多個端子與基準電位之間分別接入開關電路，在上述休止期內使這些開關電路導通，可增加對外部負荷的驅動能力。

本發明涉及在裝備有鍵控開關的小型電子計算機等設備中使用的鍵控電路，特別涉及低功耗的集成電路中或鍵控開關的接通電阻和負載容量會引起問題的集成電路中的鍵控電路。

隨著大規模集成電路的發展，在小型電子計算機和電子鐘等設備中采用了CMOS（Complementary Metal Oxide Semiconductor）結構的集成電路，特別是時鐘同步型互補（Clock Synchronized Complementary）MOS集成電路。由于使用這種MOS集成電路，不管在運算中還是顯示時，都能把耗電抑制得非常小，只有幾微安。由于耗電抑制得很小，用太陽電池作供電裝置就成為可能。對于這種集成電路，鍵控信號的讀取是利用P溝道MOS晶體管和N溝道MOS晶體管的導通電阻的差來進行的。所以，如果不考慮控制這些晶體管通、斷的脈沖信號的占空比以及晶體管的導通電阻等因素，那么這些晶體管中就有可能長時間流過很大的直通電流。

圖1示出目前通常采用的鍵控電路的一個例子。

圖2（A）至2（P）為外部端子32與34之間的鍵控開關36₆閉合時，鍵控電路各部分信號的同步波形圖。圖2（A）為基準脈沖信號P，圖2（B）為同步信號φA，圖2（C）與2（D）為二進制計數器11、12的輸出信號Q₁、Q₂，圖2（E）～2（H）分別表示由譯碼器13輸出的時間分隔信號D₁～D₄，圖2（I）～2（L）分別表示輸入至外部端子31～34的外部信號VK₁～VK₄，圖2（M）～2（P）分別表示由閂鎖電路53～56輸出的鍵控信號KA-KD。

在圖1的鍵控電路中，兩個二進制計數器11、12串聯連接，計數器11被輸入一定周期的基準脈沖信號P（圖2（A）），并進行計數。計數器11對脈沖信號P計數到達規定的數值時，就輸出脈沖信號Q₁（圖2（C））。計數器11的輸出脈沖信號輸入至計數器12進行計數。一旦計數器12對脈沖信號Q₁計數到達規定的數值，就輸出脈沖信號Q₂（圖2（D））。計數器11、12的輸出信號Q₁、Q₂輸入譯碼器13。譯碼器13根據脈沖信號Q₁、Q₂產生并輸出時間分隔信號D₁～D₄（圖2（E）～2（H））。時間分隔信號D₁～D₄分別通過倒相器14～17被反相，然后分別輸入緩沖電路26～29。緩沖電路26由串聯在電源電位V_DD和基準電位V_ss之間的P溝道MOS晶體管18以及N溝道MOS晶體管22構成。緩沖電路27由串聯在電源電位V_DD和基準電位V_ss之間的P溝道MOS晶體管19和N溝道MOS晶體管23組成。晶體管19和23的柵極相連。緩沖電路28由串聯在電源電位V_DD及基準電位V_ss之間的P溝道MOS晶體管20和N溝道MOS晶體管24構成。晶體管20和24的柵極相連。緩沖電路29由串聯在電源電位V_DD和基準電位V_ss之間的P溝道MOS晶體管21及N溝道MOS晶體管25構成。晶體管21和25的柵極相連。