[其他]高抗干擾HP-MOS系列集成電路

無效

• 申請號: 85102308
• 申請日: 1985-04-01
• 公開（公告）號: CN85102308B
• 公開（公告）日: 1988-07-06
• 發明（設計）人: 寧震寰
• 申請（專利權）人: 鄭州大學
• 主分類號: H01L27/04
• 分類號: H01L27/04
• 代理公司: 河南省專利代理中心
• 代理人: 王鋒

本發明屬于微電子學領域。

在工業電器干擾信號中，常有幅度大于線路噪聲容限，而持續時間很短的干擾脈沖，當其持續時間小于某個數值時，并不引起誤動作，而此值與電路本身的性能有關。為了定量描述電路自身的這種抗干擾能力，我們引入了動態噪聲容限△T_N這一指標。

選一個脈沖幅度與被測電路的正常輸入信號幅度相等的正方波，疊加在輸入低電平上，如圖1，改變其脈沖寬度△T，總可以找到一個△T_L，當△T＜△T_L時，電路工作正常，當△T＞△T_L時，電路工作不正常，△T_L就稱為電路的低態噪聲容限。同理，選與被測電路正常輸入信號幅度相等的負方波，疊加在輸入高電平上，如圖2，總可以找到一個△T_H，當△T＜△T_H時，電路工作正常，當△T＞△T_H時電路工作不正常，△T就稱為電路的高態動態噪聲容限。

由于干擾信號是隨機的，因而電路的抗干擾能力取決于△T_L和△T_H中最低者，即：

△T_И＝min（△T_L，△T_H）……①

以門電路為例說明△T_L與△T_H的物理意義。為討論簡便，我們假設輸入、輸出信號的上升時間t_r、下降時間t_f均為0，這時電路的導通延時時間tPHL即為△T_L，電路的截止延遲時間t_PLH即為△T_H。（參看圖3）

這時電路的最高頻率

f_m＝1/t_PHL+t_PLH=1/ΔT_L+ΔT_H……②

若：△T_L≤△T_H由①式得△T_N＝ΔT_L

設△T_H＝α△T（α≥1），由②式得

△T_N＝1/f_m(1+α)……③

反之，若△T_H＜△T_L時，由①式得△T_N＝△T_H

設△T_L＝α△T_H（α＞1）

由②式得出：

△T_N＝1/f_m(1+α)……④

③、④式說明△T_N與f_m成反比，可見高速器件的抗脈沖干擾能力弱。又因為α≥1，在電路f_m相同的條件下，要使動態噪聲容限達到最大值，則α必為1，即要求△T_L＝△T_H。由于△T_N決定于f_m，而不決定于實際使用的頻率f，（f＜f_m）;所以高速器件并不適用于干擾強、電路速度要求低的場合，因而應設計新型的低速高抗干擾集成電路，來滿足這一領域的需要，以降低整機成本，提高整機抗干擾性能。

據此我們分析了P-MOS電路在工業控制應用中的優缺點。

其主要缺點是：

1、在24V電源電壓下，噪聲容限只有4V左右，抗干擾能力差。

2、輸出低電平不夠低，通常負15V左右，如負載管外接第二電源，雖然低電平可降低，但使用不方便，且功耗會增大。

3、當外接電容提高動態噪聲容限時，脈沖的上升時間t_r與下降時間t_f增長，這是很不利的。

4、線性電路與數字不能用同一工藝集成于一個硅片上。

5、與其它集成電路連接不方便。