[其他]邏輯電路易測設計方法

無效

• 申請號: 85104808
• 申請日: 1985-06-24
• 公開（公告）號: CN85104808A
• 公開（公告）日: 1986-07-16
• 發明（設計）人: 朱昌銜
• 申請（專利權）人: 朱昌銜
• 主分類號: G01R31/26
• 分類號: G01R31/26;G01R31/28
• 代理公司: 機械工業部專利服務中心
• 代理人: 唐華,孟慶銓

1、在邏輯電路中增設“與”門、“或”門、觀測線和控制線的易測設計方法(也稱可測性設計方法)，其特征在于在電路中增設由“與”門[6]也可以是“或”門和輸入線[1]，[2]，[3]，[4]、樹根[5]構成的收集樹，由觸發器[7a]，[7b]，[7c]，[7d]、打入脈沖線[12]構成的寄存器或寄存器堆、由“或”門[19a]、“與”門[19b]，[19c]、反向門[20]和輸出選通線[16]構成的輸出合併電路三者組合，使其在電路中最多占用三條引出線。

2、根據權利要求1所說的邏輯電路易測設計方法，其特征在于所說的收集樹是由至少一個“與”門，也可以是“或”門和至少二條輸入線及一條樹根組成，所說的輸入線與觀測線連接，所說的樹根作為電路的一條新的輸出線占用一條引出線。

3、根據權利要求1所說的邏輯電路易測設計方法，其特征在于所說的寄存器可以是一個觸發器構成，也可以是由多個觸發器構成寄存器堆。而寄存器或寄存器堆的底層寄存器的數據輸入端分別與原電路輸入數據通路中的一條線連接，而寄存器或寄存器堆的每個觸發器正輸出端或負輸出端與一條控制線連接，所說的打入脈沖線占用一條引出線。

4、根據權利要求1所說的邏輯電路易測設計方法，其特征在于所說的由“與”門、“或”門、反向門和輸出選通線構成的輸出合併電路，其一條輸入線與所說的寄存器堆最高層寄存器中觸發器的輸出端結合，所說的輸出選通線可以占用一條引出線，也可以不占用引出線。

5、根據權利要求1，4所說的邏輯電路易測設計方法，其特征在于所說的輸出合併電路可以不設也可以設置多個。