[其他]產生頻率可數字分級調整的模擬信號的頻率合成器電路

無效

• 申請號: 86101688
• 申請日: 1986-03-18
• 公開（公告）號: CN86101688A
• 公開（公告）日: 1986-11-19
• 發明（設計）人: 桑克·麥爾加特
• 申請（專利權）人: 德國ITT工業有限公司
• 主分類號: H03L7/16
• 分類號: H03L7/16
• 代理公司: 中國國際貿易促進委員會專利代理部
• 代理人: 楊曉光

本發明涉及一種頻率合成器電路，用于產生頻率可數字分級調整的模擬信號。其中，依這樣的順序級聯了產生基準信號的基準振蕩器，相位比較器，模擬低通濾波器，和電壓控制振蕩器（＝VCO）;其中的相位比較器由VCO控制。參見權利要求1和2的前序部分。

這樣的具有鎖相環形式的頻率合成器電路被廣泛使用并且在許多參考文獻中對此有所描述，如可參見R，Best，“Theorie????und????Anwendungen????des????phase-Locked-Loops”，AT-Verlag????Stuttgart，3rd????Edition，1982，第85至第89頁，特別是圖79b。該頻率合成器電路產生一個與基準頻率的頻率之比是固定的，但是可以用數字方式調整的信號。這是通過接在VCO的輸出與相位比較器之間的反饋通道內的可調分頻器實現的。

先有技術的頻率合成器電路的主要缺點在于，頻率難以小步距調整，特別是當VCO的振蕩頻率與基準頻率之比大約在0.1至10之間時。通過使用能夠進行分數分頻的分頻器可以克服這一困難，但是要以相位抖動為代價。

本發明的目的是改進先有技術的頻率合成器電路，使得基準頻率能盡可能地緊隨VCO頻率變化，從而頻率調節的間隔相對于VCO頻率可以很小，并且信號頻率可以以晶體的準確度和在寬的頻帶范圍內調節，這樣本頻率合成器電路很適合于集成并可用于收音機，電視機及音響設備中的頻率合成器系統中。

下面將參照附圖對本發明進行更詳細的說明。在附圖中：

圖1，是根據本發明的解決方法的第一種實施方案的框圖;

圖2，是根據本發明的解決方法的第二種實施方案的框圖;和

圖3，是連成環狀的可變延遲線的實施方案的框圖。

在圖1的框圖中，利用晶體穩定的基準振蕩器γo將其輸出信號，即基準信號fr，送到累加器ac和相位比較器dp的時鐘輸入端。確定頻率用的數值d被加到累加器ac的數據輸入端。累加器ac的輸出信號送到數字相位比較器dp的第一輸入端。后者的數字的，例如是二進制的輸出信號，送到模擬低通濾波器tp的輸入端，其輸出耦合到VCOvo的控制輸入端，后者的數據信號Vp代表了VCO的相位，該信號被加到相位比較器dp的第二輸入端。VCO的輸出信號是連續信號fs，送往后面的分支電路。

在圖2的框圖中，VCOvo的輸出信號fs送到后面的分支電路，同時也送到累加器ac和數字相位比較器dp的時鐘輸入端。累加器ac的數據輸入端被加上數值d，且累加器ac的輸出端耦合到數字相位比較器dp的第一輸入端。在后者的第二輸入端上輸入與晶體控制基準振蕩器ro的相位相應的數字信號，即輸入基準相位rp。數字相位比較器dp的數字的，例如是二進制的輸出信號送到模擬式低通濾波器tp該濾波器的輸出信號加到VCOvo的控制輸入端。

圖3的框圖中示出了15個非反相延遲元件的級聯結構。每一個延遲元件由一個雙反相器i組成，一個雙反相器的輸出連接到下一個雙反相器的輸入，可以從這些連接點上引出抽頭形成外部電壓抽頭。第一個雙反相器i的輸入和最后一個雙反相器的輸出向外連接。將電壓抽頭從輸入端開始由0至15標上數字。5輸入端與非（NAND）門nd的輸入分別連接到抽頭5、6、7、8、9，與非門nd的輸出端饋入第一個雙反相器的輸入端。

本發明的目的，主要是通過增加具有累加器ac的鎖相環而實現的。累加器時鐘信號來自基準信號或VCO信號，每當一個時鐘脈沖來到時，累加器將出現在其數據輸入端的數值d累加，即將該數值與以前累加的結果相加。各個累加器的內容作為數字振蕩器不斷增加的相位。這一相位在數字相位比較器dp中與基準振蕩器γo或VCOvo的數字編碼的相位進行比較。根據數字振蕩器的相位是超前還是滯后于基準振蕩器的相位，相位比較器dp提供一個數字的，例如是二進制的控制信號，經過模擬低通濾波器tp進行平滑之后送到VCOvo的模擬控制輸入端。

為了產生基準振蕩器或VCO的數字編碼的相位，基準振蕩器可以包含一個具有等距時間間隔抽頭的可變延遲器件，或一個其延遲元件有抽頭的可變延遲線。這些抽頭的瞬時狀態表示基準振蕩器γo或VCOvo的瞬時相位。

可變延遲器件可以包括，例如，一個通過可控電流改變其電荷量的電容器。沿電荷傳輸路經上的電壓比較器給出等距時間間隔抽頭。電荷傳輸的持續時間與基準周期或VCO周期同步。如果電荷傳輸路徑也是VCO的確定時間的量，如象張馳振蕩器，則可取消對同步的要求。