[其他]彩色信號階躍增陡電路

無效

• 申請號: 86101799
• 申請日: 1986-03-20
• 公開（公告）號: CN86101799A
• 公開（公告）日: 1986-10-15
• 發明（設計）人: 彼得·邁克爾·弗拉姆;羅夫·迪尤伯特
• 申請（專利權）人: 德國ITT工業有限公司
• 主分類號: H04N9/77
• 分類號: H04N9/77
• 代理公司: 中國國際貿易促進委員會專利代理部
• 代理人: 陸麗英

1、彩色電視接收機中的彩色信號階躍增陡電路，其中包括一個斜率檢測器，當信號超過某一預定的幅度閾值時，此斜率檢測器輸出一個切換信號，使兩個色差信道在某系統上升期間分別輸出一個替代信號，其特征在于：

它用于一種這樣的數字彩色電視接收機，這種彩色電視接收機包括一個用于中頻級輸出信號的模數轉換器、一個用來產生兩個數字色差信號(yr、yb)的數字解調器和一個用來產生四倍彩色副載波頻率的時鐘信號(f)的時鐘振蕩器，以使：

＊＊兩色差信號(yr、yb)分別通過第一分路(z1)和第二分路(z2)，這兩個分路設計得完全相同，每個分路都由下列電路組成：

＊一個數字斜率檢測器(fs1、fs2)，除了向它輸入上述幅度閾值以外，還輸入一個時間閾值，

＊＊一個用來產生等于斜率檢測器(fs1、fs2)時延的延遲部件(v1、v2)，其輸入信號就是數字色差信號(yr、yb)，

＊＊至少一個存儲器(s1、s2)，其輸入端與延遲部件(v1、v2)的輸出端相連，

＊＊一個開關(us1、us2)，其第一、二輸入端分別與延遲部件(v1、v2)和存儲器(s1、s2)的輸出端相連，

＊＊一個輸出寄存器(r1、r2)，其輸入端與開關(us1、us2)的輸出端相連，

＊第一和第二斜率檢測器(fs1、fs2)的輸出信號經過“或”門(og)送到程序控制器(ab)的第一輸入端，時鐘信號(f)送到其第二輸入端，數字信號(hz)送到其第三輸入端，以使其保持時間分別等于各色差信道的系統上升時間，

＊程序控制器(ab)以下列方式控制上述的存儲器、開關和輸出寄存器：

＊＊將保持時間的中值處出現的色差信號值(yr1、yb1)讀入存儲器，

＊＊在對應于增陡前沿中值處通過開關將這些存儲器的存儲內容讀入輸出寄存器，

＊＊除了在增陡前沿的中值以外的全部時間，輸出寄存器的輸入端都與延遲部件的輸出端相連。

2、如權利要求1提到的電路，其特征在于每個斜率檢測器（fs1、fs2）都按以下方式構成：

＊色差信號（yr、yb）依次輸入到串聯組合電路，先到第一數字微分電路d1，在到數字絕對值級（bb），再到第一數字比較器（k1）的“被減數”輸入端（m），此比較器的“減數”輸入端（s）輸入的數字信號相當于幅度閾值的數字信號（ta）;

＊對時鐘信號（s）的脈沖計數用的第一計數器（c1）的“許可”輸入端（en）和第二數字微分電路（d2）的一個輸入端都連接到第一比較器（k1）的“被減數大于減數”輸出端（ms），而上述第一計數器（c1）的計數輸出端連到第五存儲器（s5）的輸入端，此存儲器（s5）的輸出端連到第二數字比較器（k2）的“被減數”輸入端（m），此比較器（k2）的“減數”輸入端（s）的數據信號相當于時間閾值的數字信號（tt）;

＊第一計數器（c1）的復位輸入端（re）、第五存儲器（s5）的“許可”輸入端（en）和第一“與”門（u1）的第一輸入端都連接到第二微分電路（d2）的輸出端;

＊第二比較器（k2）的“減數大于被減數”輸出端（sm）連到第一“與”門（u1）的第二輸入端，此“與”門（u1）的輸出端連到“或”門的一個輸入端。

3、如權利要求1或2提到的電路，其特征在于具有下列特點：

＊這里提出第一、二、三、四存儲器（s1、s2、s3、s4），其中第一、三存儲器（s1、s3）的輸入端連到第一延遲部件（v1）的輸出端，第二、四存儲器（s2、s4）的輸入端連到第二延遲部件（v）的輸出端;

＊開關（us1、us2）是三輸入端的第一和第二多位開關（us1′、us2′），第一輸入端分別連到第一和第二延遲部件（v1、v2）的輸出端，第二輸入端分別連到第一和第二存儲器（s1、s2）的輸出端，第三輸出端分別連到第三和第四存儲器（s3、s4）的輸出端;

＊“或”門（og）的輸出端連到計數時鐘信號（f）脈沖的計數器（c2）的“起動”輸入端，此計數器（c2）的數由解碼器（dc）解碼，此解碼器有數字信號（hz）輸入，控制上述兩個多位開關（us1′、us2′）、四個存儲器（s1、s2、s3、s4）的“許可”輸入端（en）和第二“與”門（u2）的第一輸入端以使：

＊＊在保持時間的第一個1/3終了時出現的R-Y和B-Y色差信號（yr1′、yb1′）分別被寫入第一和第二存儲器（s1、s2），在保持時間的第二個1/3終了時出現的R-Y和B-Y色差信號（yr2、yb2）分別被寫入第三和第四存儲器（s3、s4），

＊＊在增陡前沿的第一個1/3終了時，將第一和第三存儲器（s1、s3）的內容通過第一多位開關（us1′）寫入一個輸出寄存器（r1），在增陡前沿的第二個1/3終了時，將第二和第四存儲器（s2、s4）的內容通過第二多位開關（us2′）寫入另一個輸出寄存器（r2），

＊＊除了在增陡前沿的第一個1/3和第二個1/3終了時以外的全部時間，這兩個輸出寄存器（r1、r2）的輸入端分別與第一和第二延遲部件（v1、v2）的輸出端相連;

＊時鐘信號（f）加到第二“與”門（u2）的第二輸入端，其輸出端連至上述兩個輸出寄存器（r1、r2）的“許可”輸入端（en）。