[其他]半導體器件及其制造方法

無效

• 申請號: 86103174
• 申請日: 1986-05-07
• 公開（公告）號: CN86103174A
• 公開（公告）日: 1986-11-19
• 發明（設計）人: 小池淳義;目黑憐;池田修二;竹田敏文
• 申請（專利權）人: 株式會社日立制作所
• 主分類號: H01L27/02
• 分類號: H01L27/02;H01L29/72;H01L29/76;H01L21/02;H01L21/70;H01L21/28
• 代理公司: 中國國際貿易促進委員會專利代理部
• 代理人: 王以平

本發明涉及半導體裝置及其制造方法，特別是涉及多層布線的平坦化以及防止布線層出現小丘、斷線現象，從而提高其可靠性的半導體裝置及其制造方法。

隨著半導體器件的高集成度、高速化，連接集成電路內各元器件的布線層正向多層化發展。另一方面隨著器件的微型化，布線的幅度尺寸也越來越小。這就導致布線的厚度與寬度之比增大，布線層的側面的臺階也變得愈加陡峭。特別是下層布線的側壁坡度更為陡直，該層上方形成的上層布線層的被復性能變壞而產生斷裂或者在上層布線時在臺階拐角處產生蝕刻不凈等缺陷，成為降低布線可靠性的原因。

因此，人們試圖改善布線層的平坦度，例如提出了圖5所示的構造。該構造中在鋁布線層1上用等離子體CVD（Chemical????Vapor????Deposition）法薄薄地形成二氧化硅膜2，然后在其上涂布形成SOG（spin????on????glass）膜3，進而在其上形成PSG（磷硅玻璃）膜4作為層間絕緣膜。由于這樣的構成，SOG膜3在涂布時會由其自身的粘性而滯留在布線層1的側壁并使該處呈斜坡狀從而消除了布線層1側壁的臺階突變，也就能夠防止臺階處上層面的布線層5出現斷線或蝕刻不凈的現象。

但是，在這種構造中，SOG膜3容易產生剝落和膨脹而使上層鋁布線層5產生斷線或浮起，可靠性仍難以保證。此外由于SOG膜3必需在約450度高溫下作退火處理，這使鋁布線層1容易產生異常析出的小丘。

關于多層布線的平坦化問題，在時事新聞社（press????jourual）發行的雜志《半導體世界》（Semiconductor????World）1984年10月號的116～137頁登載了包含上述圖5構造在內的各種構造。

本發明的目的在于提供高可靠性的半導體器件。

本發明的目的還在于提供易于制造而且具有高可靠性的布線結構的半導體器件的制造方法。

進一步說，本發明的目的在于提供能夠不用SOG膜就能實現布線層的平坦化并由此能防止上層布線層斷線、蝕刻不凈，下層布線層產生異常析出小丘的半導體器件及其制造方法。

本發明的上述目的和新的特征通過本文的詳細說明及參照附圖便可以明白。

本專利申請所公開的發明中代表性的內容概要可簡單說明如下。

即在下層金屬布線層的側面形成由絕緣材料構成的一個側墻，利用該側墻的表面呈斜坡狀的特性得以緩和下層布線層側面的臺階突變，從而防止上層布線層的斷線、蝕刻不凈以及下層布線的異常析出小丘，能夠得到高可靠性的多層布線構造。

本發明的上述和其它目的以及新特點，參照附圖，在下面敘述中將很清楚，其中：

圖1為本發明實施例之一的半導體集成電路的斷面圖。

圖2A及圖2B為詳細說明圖1所示半導體集成電路的制造方法，特別是其側墻的形成過程的斷面圖。

圖3所示的是將本發明用于CMOS（Complementary????Metal????Oxide????Semiconductor）型半導體集成電路的實施例之斷面圖。

圖4A～圖4K為圖3的CMOS集成電路制造工序的斷面圖。

圖5為傳統構造的半導體器件的斷面圖。

實施例1

圖1為本發明的實施例之一，是本發明適用于由鋁布線層構成的多層布線結構的實例。

圖中11為硅襯底等半導體器件襯底10上形成的PSG絕緣膜，在其上按規定布線圖形成第一層即最下層的鋁布線12，接著在第一布線層12的兩側部形成合為一體的由氮化硅構成的側墻13、13，從而在第一層鋁布線層12的兩側形成斜坡。該側墻13如后所述由CVD法淀積，再用各向異性很強的蝕刻法進行蝕刻而形成。然后、在第一層鋁布線層12上面形成PSG（Phospho-Silicate????Glass）膜14，在其上按布線圖形成作為上層布線層的第二層鋁布線層15。

下面以上述的側墻13的形成方法為主來說明實施例的半導體器件的制造方法。