[其他]半導體元件

無效

• 申請號: 87106746
• 申請日: 1987-10-01
• 公開（公告）號: CN87106746A
• 公開（公告）日: 1988-04-13
• 發明（設計）人: C·克里斯蒂安·阿巴斯;延斯·戈布雷希特;霍斯特·格呂寧;揚·福博利爾
• 申請（專利權）人: BBC勃朗·勃威力有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L29/74
• 代理公司: 中國專利代理有限公司
• 代理人: 肖掬昌,杜有文

本發明是關于一種半導體元件，特別是關于一種大面積半導體襯底在對向配置的電極之間具有多個不同摻雜層的半導體元件。

半導體元件，無論是二極管、半導體開關元件或是金屬氧化物半導體場效應晶體管或大電流晶體管，特別是大功率晶體管，占據日益擴大的能量發生和分配以及傳動工程的領域。

同時，象歐洲專利EP-AI????0，121，068介紹的周知的控制門斷開（GTO）型半導體開關元件和場控型半導體開關元件（FCTh）之類的關斷式半導體開關元件開辟了新的應用領域。

目前，模擬計算結果表明，如果在相應的半導體襯底上加一個阻隔層并減少n型基區層的厚度，實質上可改善GTO和FCTh的導通電阻（即導通狀態下的電阻）、關斷時間和所謂“尾部”特性（即在“無緩沖器”關斷時電流的衰減特性）。

但若果采用傳統的技術，則不能將n型基層的厚度減少到能影響元件的電氣性能的程度，這是因為大面積半導體襯底在其直徑達到幾英寸的情況下會在元件的制造過程中變得過于易碎以致難以可靠地加以處理。

甚至采用外延生長的所謂外延（EPI）層也不能解決問題，因為該EPI層還必須配備另外作為隆起的陰極指的厚度，而EPI層為達到此目的的100微米總厚度，不是制造不出質量合乎要求的產品，就是最起碼是成本高，不經濟。

因此本發明的目的是提供一種能發揮在減少厚度方面的優點而又不致危害半導體襯底的機械穩定性或必須借助于不經濟的方法制造的半導體元件。

這個目的是通過引言中所述的那種半導體元件付諸實施的。在該半導體元件中，為改善元件的電氣性能，至少在半導體襯底的一側引入一定深度的腐蝕坑，以減少半導體襯底在載流區的厚度。因此本發明的實質是從半導體襯底一側或兩側往半導體基片上引入一些腐蝕坑，從而以隆起物的形式繼續保留原襯底在腐蝕坑周圍的厚度，同時充分保留機械上的穩定性。

本發明最好應用到這樣的半導體元件，其半導體襯底在陽極與陰極之間配備有GTO或FCTh層系、在陰極側制成階梯式的柵-陰結構，在這種柵-陰結構中，有多個陰極指突出更深一層配置的柵極平面并形成帶有中介柵區控制結構。在此情況下，腐蝕坑系配置在控制結構對過的陽極側。

其它最佳實施例有：

半導體襯底具有能通過柵極加以關斷的（GTO型）半導體開關元件層系或場控制型半導體開關元件（FCTh）層系，該層系配置在陽極與陰極之間;

半導體襯底在陰極側具有一柵-陰結構，該柵-陰結構按階梯形式構成，在該結構中，多個陰極指從更深配置的柵極平面突出，形成具有中介柵區的控制結構;

腐蝕坑配置在控制結構對向的陽極側;

P摻雜陽極層和其上的n型輕摻雜的n型基區層系配置在陰極側的半導體襯底中，且減少腐蝕坑部位中半導體襯底的厚度實質上是靠消耗n型基區層（3）的厚度而取得的;

在陽極層與n型基區層之間設有n型強摻雜的阻隔層;

n型基區層在腐蝕坑部位的厚度小于200微米，最好是在80和150微米之間的范圍內;

控制結構再劃分為若干彼此分開的控制區，且在控制區對過配置有面積大致與控制區相等的腐蝕坑;

半導體襯底在陽極側釬焊到金屬基片上，且腐蝕坑完全充滿釬料。

下面參照附圖根據列舉的實施例對本發明進行更詳細的敘述和說明。附圖中：

圖1是可用現有技術帶階梯式柵-陰結構關斷的（GTO或FCTh）型半導體開關元件的外形透視圖;

圖2是圖1（在此特別是如GTO）的半導體開關元件沿圖1中A-A線所示的平面的橫向剖視圖;

圖3是對各種不同厚度的基區層的GTO型半導體開關元件在關斷情況下的電流曲線進行模擬計算的結果;

圖4是圖2根據本發明列舉的一個最佳實施例在陽極側上帶腐蝕坑的GTO型半導體開關元件的示意圖;

圖5A是具有多個平行陰極指因而可以關斷的經過精細作出圖形并鈍化過的原型半導體開關元件陰極側的平面圖;

圖5B是圖5A在控制結構對向具有腐蝕坑的半導體開關元件陽極側的平面圖;

圖6是本發明另一最佳實施例具有細分為若干控制區的控制結構因而可以關斷的半導體開關元件的橫向剖視圖。

雖然本發明并不局限于FCTh或GTO型可關斷的半導體開關元件，但下面將特別就這類半導體元件進行介紹和說明。

圖1是歐洲專利EP-Al????0，121，068中介紹的那種具有階梯式柵-陰結構可以關斷的半導體開關元件外形的透視圖。

這種半導體開關元件主要包括一個在陽極與陰極之間具有不同摻雜層（圖中未示出）的大面積半導體襯底1。