[其他]大規模半導體邏輯器件

無效

• 申請號: 88100886
• 申請日: 1988-02-15
• 公開（公告）號: CN88100886A
• 公開（公告）日: 1988-09-07
• 發明（設計）人: 山際明;岡部年宏
• 申請（專利權）人: 株式會社日立制作所
• 主分類號: H03K19/00
• 分類號: H03K19/00;H03K17/28;H01L27/00
• 代理公司: 中國專利代理有限公司
• 代理人: 何耀煌,肖掬昌

1、一種設置在一塊芯片上的、由許多具有不同相位的時鐘信號操作的大規模半導體邏輯器件，其特征在于：

(A)用于接收所述許多時鐘信號的許多輸入端子，

(B)許多由至少三級電路串聯構成的緩沖電路，這些電路連接到所述許多輸入端子中的每一個，在這些電路中，第一級緩沖電路設置在所述各輸入端子附近并與它們連接，而第二級緩沖電路設置在芯片的中心部分并且與所述第一級緩沖電路連接，以及

(C)通過所述許多緩沖電路接收所述許多時鐘信號的許多負載電路，所述許多負載電路連接到所述許多緩沖電路的末級緩沖電路；在所述第二級各緩沖電路和所述末級各緩沖電路之間，進行屬于兩個接連級的各緩沖電路之間的布線、使得它們之間的通路長度基本上相等并且某一級緩沖電路中的每一個連接到相同數目的下一級緩沖電路；以及在末級各緩沖電路和各負裁電路之間進行布線、使得它們之間的通路長度基本上相等并且末級各緩沖電路中的每一個與相同數目的負載電路連接。

2、根據權利要求1的大規模半導體邏輯器件，其特征在于：所述許多緩沖電路由四級串聯構成，所述末級緩沖電路是第四級緩沖電路，以及第三級各緩沖電路被設置在把以第二級緩沖電路為中心的芯片分成4部分所得到的4個區域中的每一個的中心部分。

3、根據權利要求1的大規模半導體邏輯器件，其特征在于：在所述許多緩沖電路中，至少所述許多末級緩沖電路中的每一個是C-MOS邏輯器件，所述C-MOS邏輯器件包括N-MOS晶體管部分和具有比N-MOS晶體管部分大的尺寸的P-MOS晶體管部分，以便使該C-MOS邏輯器件的上升和下降響應基本上相等。

4、根據權利要求1至3中的任一項的大規模半導體邏輯器件，其特征在于：把接收不同相位的時鐘信號的緩沖電路相鄰地排列成各組以及通過不同的電源線給屬于各不同組的緩沖電路供電。