[其他]大規模半導體邏輯器件

無效

• 申請號: 88100886
• 申請日: 1988-02-15
• 公開（公告）號: CN88100886A
• 公開（公告）日: 1988-09-07
• 發明（設計）人: 山際明;岡部年宏
• 申請（專利權）人: 株式會社日立制作所
• 主分類號: H03K19/00
• 分類號: H03K19/00;H03K17/28;H01L27/00
• 代理公司: 中國專利代理有限公司
• 代理人: 何耀煌,肖掬昌

本發明總的來說，涉及大規模半導體邏輯器件，而更準確地說，它涉及一種時鐘信號電路，該電路適用于供高速數字處理裝置里使用的大規模半導體邏輯器件。

具有多達100，000個門電路的大規模半導體邏輯器件一般在一塊大面積芯片包含許多諸如觸發器、存儲器、寄存器、文件等的時序邏輯電路與加到這些電路上的、具有不同相位的許多時鐘信號同步工作。因為當從時鐘信號源一端觀察時，這些時序電路起負載的作用，所以下文將它們稱為負載電路。隨著邏輯器件的大型化，用于為排列在芯片上的各負載電路提供時鐘信號的許多線路變得愈加復雜了。

如果在輸入到邏輯器件的時刻和到達各負載電路的時刻之間，上述各多相位時鐘信號在它們的相位關系方面不重合的話，那么，所得到的邏輯器件就不能正確地工作。因此，對于大規模半導體電路而言，能夠以盡可能小的失真把多相位時鐘信號輸送到各負載電路是很重要的。

Fujitsu????limited于1978年12月14日在日本提交的日本專利申請55-80131號（JP-A-55-80131）公開了用于產生高速時鐘脈沖以及用于借助斬波器，通過波形變換而調整它們的相位的方法，并且還提出用于以相等的延遲時間輸送該時鐘脈沖的等長度布線法。

但是，隨著芯片上電路集成度的增加，要使各個時鐘信號線路中各自的延遲時間均勻是越來越困難了。僅僅借助等長度布線法也難于減小所述失真。與一定的時鐘信號線路連接的負載電路個數的不同將形成不同的負載電容、因此也將形成不同的延遲時間。

本發明的目的是要提供一種能夠以相同的延遲時間向許多負載電路輸送多相位時鐘信號的大規模半導體邏輯電路。

在本發明中，從各時鐘信號輸入針、通過至少三級緩沖電路向分散在一塊芯片上的大量負載電路輸送多相位時鐘信號。第一級緩沖電路設置在輸入針附近，而第二級緩沖電路設置在所述芯片的中心部分。在連接的兩級緩沖電路之間進行等長度布線，并且使對應各個相位的某級緩沖電路中的每一個電路連接相同數目的后一級緩沖電路，以便提供相同的電阻和相同的電容。還在各末級緩沖電路和相應的各負載電路之間進行等長度布線，并且把相同數目的負載電路連接到每一個末級緩沖電路。這樣，就在從各輸入針到各負載電路的、處在各個相位下的時鐘信號通路上形成相同的延遲時間。

圖1是表示根據本發明的一個實施例的圖解布局圖;

圖2是表示緩沖電路的一個實施例的電路圖;

圖3A和圖3B表示用于說明所述緩沖電路中其它可能的連接方法的圖;

圖4是表示圖1中所示的第一級緩沖電路的一個實施例的邏輯電路圖;

圖5是表示圖1中所示的第二級緩沖電路的一個實施例的邏輯電路圖;

圖6是表示圖1中所示的第三級緩沖電路的一個實施例的邏輯電路圖;

圖7是表示圖1中第二級緩沖電路的統一布局的圖;以及

圖8是表示根據本發明的另一實施例的圖解布局圖。

在說明本發明的各實施例之前，將首先說明本發明的基本技術構思。

可以通過其數目相當于時鐘信號的相位數目的一些接線把時鐘信號從第一級緩沖電路輸送到第二級緩沖電路，并且因為第二極緩沖電路位于芯片的中心部分，所以容易預先進行這種布線，以便提供便相等的延遲時間。設計芯片時，在確定邏輯信號電路（而不是時鐘信號電路）的位置之后再確定末級緩沖電路及各負載電路的位置。因此，末級緩沖電路和各負載電路不規則地排列在芯片的各個部分。在這樣的條件下，利用任何緩沖電路/負載電路在相同相位的時鐘信號下具有通用性這一特點來實現末級緩沖電路與前級緩沖電路或位于該末級緩沖電路前后的各負載電路之間的等延遲之間布線。此外，為了使得對于所有時鐘信號相位來說，在后一級電路中的輸入電容是相同的，利用一些虛假電路使得對于所有所述時鐘信號相位來說，該后一級的電路數目是相同的。