[其他]邏輯電路易測設計方法無效

申請號：	85104808	申請日：	1985-06-24
公開（公告）號：	CN85104808A	公開（公告）日：	1986-07-16
發明（設計）人：	朱昌銜	申請（專利權）人：	朱昌銜
主分類號：	G01R31/26	分類號：	G01R31/26;G01R31/28
代理公司：	機械工業部專利服務中心	代理人：	唐華,孟慶銓
地址：	北京市德勝***	國省代碼：	北京;11
權利要求書：	查看更多	說明書：	查看更多
摘要：	本發明提供一種增設硬件的方法，使邏輯電路更容易測試并降低測試成本。可用于大規模和超大規模集成電路及插件板的易測設計。本發明提出在電路中增設“與”門，“或”門觀測線和控制線來改善電路的可測性，然后再增設收集樹、寄存器堆、和輸出合并電路使觀測線的可觀測性和控制線的可控制性不降低，同時使所增加的硬件本身的易測性不低于增設硬件后整個電路的易測性，并且至多占用3條引出線。
搜索關鍵詞：	邏輯路易設計方法
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【主權項】：

1、在邏輯電路中增設“與”門、“或”門、觀測線和控制線的易測設計方法(也稱可測性設計方法)，其特征在于在電路中增設由“與”門[6]也可以是“或”門和輸入線[1]，[2]，[3]，[4]、樹根[5]構成的收集樹，由觸發器[7a]，[7b]，[7c]，[7d]、打入脈沖線[12]構成的寄存器或寄存器堆、由“或”門[19a]、“與”門[19b]，[19c]、反向門[20]和輸出選通線[16]構成的輸出合併電路三者組合，使其在電路中最多占用三條引出線。

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